
本試題為單一選擇題,請選出一個正確或最適當的答案,複選作答者,該題不予計分。
本科目共40題,每題2.5 分,須用2B 鉛筆在試卡上依題號清楚劃記,於本試題上作答者,不予計分。
禁止使用電子計算器。
1 在資料庫產生資料表的 SQL 語法中,如果在 create table 的指令中,加入了 on update cascade,其目的是為了
使得資料庫具有何種特性?
一致性 獨立性 完整性 安全性
2 在關聯式資料庫(relational database)中,若要表示每個員工(employee)有一個不會和他人重複的編號(id)、
一個姓名(name)和很多個電話號碼(tel),我們不會定義成一個關聯:employee(id,name,tel),而是定
義成兩個關聯:
employeel (id,name)和 employee2 (id,tel)。這樣做的目的是為了符合下列那種正規式(normal
form)的要求?
第一正規式(first normal form) 第二正規式(second normal form)
第三正規式(third normal form) BC 正規式(Boyce-Codd normal form)
3 下列何者為八進位數(42)8與八進位數(24)8相減的結果?
(18)8 (16)8 (14)8 (12)8
4 十六位元(bit)無號整數(unsigned integer)所能表示的最大數值為何?
32767 32768 65535 65536
5 若欲使用 Verilog 語言合成(synthesize)出與下圖相同功能的電路,則下列各 Verilog 模組何者正確?
module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X;
reg Y;always @(posedge clock) X <= A | B;always @(B or C) Y = B & C; endmodule
module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X;
reg Y;always @(posedge clock) X <= A | B;always @(posedge clock) Y = B & C; endmodule
module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X;
wire Y;always @(posedge clock) X = A | B;always @(posedge clock) Y = B & C;endmodule
module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X;
reg Y;always @(posedge clock) X <= A+B;always @(B or C) Y = B * C;endmodule